VerilogHDL入門(検証込み編)
これから、VerilogHDLを用いてLSIやFPGA開発を行おうとしている方を対象にした 言語習得に関するトレーニングです。この検証込み編では、VerilogHDL言語の文法理解と 簡単な検証方法の理解を目的とした講座です。
| 対象 |
・VerilogHDLを用いて、LSI/FPGAの論理設計を行う必要がある方 |
コース概要 |
VerilogHDLの基本文法と設計における基本的なノウハウおよび、簡単なテストベンチの設計を行い、実際にCodingやシミュレーションを行いながら進めます。 ・シンタックスの学習 ・基本ルール ・Module構造 ・データタイプ ・定数の表現 ・演算子 ・代入文 ・手続き文 ・Primitive Gate ・generate文 ・サブプログラム ・システムタスク ・コンパイル指示子 ・設計の進め方 ・RTLの書き方 ・RTLの品質確認 ・テストベンチの書き方 ※シミュレータはModelSimを用います。 |
| 受講条件 |
・弊社主催の「論理設計入門」の受講または同等のスキルを有している事が 望ましい。 ・VerilogHDLの簡単なシンタックスを理解できていることが 望ましい。 ・弊社主催の「論理検証入門」の受講または同等のスキルを有している事が 望ましい。 |
| 習得できるスキル |
・VerilogHDLの文法 ・設計の進め方 ・RTL Coding時の考慮点 ・RTLの品質確保方法 ・テストベンチの書き方 ・ModelSimを用いたシミュレーション |
